本文由半导体产业纵横（ID：ICVIEWS）编译自technews金岭速配
ASML XT:260 登场。
随着人工智能（AI）芯片和高性能计算（HPC）需求的爆发式增长，全球半导体产业正加速迈入异质整合与先进封装的全新发展阶段。在传统半导体制造流程中，光刻技术的研发重心多集中于前端晶圆制造环节，然而当前后段封装所需的光刻制程能力，已成为制约下一代系统级芯片（SoC）设计升级的关键瓶颈。为解决芯片尺寸持续扩大及晶圆翘曲带来的制程难题，全球光刻设备龙头企业ASML近日正式宣布推出新型光刻设备 XT:260，通过大幅扩大曝光场范围，显著提升了先进封装制程的生产效率与产品良率，为行业发展注入新动力。
ASML表示，现代芯片设计正越来越依赖垂直与水平双向的 “堆叠方式”金岭速配，以此实现更强大的功能输出与更高的传输带宽。这类堆叠结构通常集成多种异质元件，在处理器单元中，可将最新的图形处理器（GPU，如 B200 型号）或中央处理器（CPU）等核心部件进行灵活组合搭配；在存储领域，动态随机存取存储器（DRAM）经垂直堆叠后形成高性能内存（HPM），这也是高频宽内存（HBM）的简化表述，能够满足高性能计算对存储速度的严苛要求；而在光电整合领域的共封装光学（CPO）技术，尽管目前尚未实现量产，但ASML判断其将在未来几年内成为半导体行业重要的技术转折点。在这些复杂的芯片堆叠结构中，中介层扮演着至关重要的桥接角色，尤其是中介层表面需布设精密电路，必须通过光刻曝光制程才能将电路图案精准印制，这对光刻设备的性能提出了极高要求。
据ASML介绍，依据台积电的技术路线图（Roadmap），业界普遍以 “掩膜版尺寸” 作为衡量中介层大小的核心指标，一块掩膜版尺寸可视为一个基础面积单位。当前行业内中介层的主流组装尺寸约在 3.x 块至 5.x 块掩膜版大小的水平，而未来技术发展的目标是将这一尺寸提升至约八块掩膜版大小。随着中介层尺寸的不断增大，传统光刻设备正面临两大核心技术挑战，严重制约了先进封装技术的迭代速度。
第一个核心挑战是曝光场范围限制。传统光刻设备的单次曝光场覆盖面积有限，若要加工尺寸达到八块掩膜版大小的大型中介层，必须采用分区多次曝光的方式完成。这种操作模式不仅大幅延长了生产周期，降低了制造效率，还可能因多次曝光的对齐误差影响电路图案的精度，进而拖累产品良率。第二个核心挑战是晶圆翘曲问题。在先进封装领域存在一个特殊规律：芯片尺寸越大，制程难度越高。当多种不同材质的芯片被整合组装时，由于各类材料的热膨胀系数存在差异，晶圆在制程加热过程中极易发生弯曲变形，也就是行业常说的晶圆翘曲。这种变形会直接导致光刻图案印制偏移，传统光刻设备难以应对这种非平整晶圆的加工需求。
为精准破解上述两大难题，ASML针对性研发并于 2025 年推出了 XT:260 新型光刻设备。该设备的核心突破在于显著扩大了单次曝光场的覆盖范围，从根本上提升了大型中介层的曝光效率。根据ASML公布的测试数据，XT:260 机型的产能表现相较于行业内竞争对手的同类设备，实现了大幅度领先。同时，该设备专门搭载了应对晶圆翘曲的专项技术，能够精准适配因异质整合导致的晶圆弯曲问题，确保在非平整晶圆表面仍能完成高精度的光刻作业，彻底解决了困扰行业的关键制程痛点。
ASML相关负责人表示，XT:260 的成功推出是公司发展历程中 “非常重要的里程碑”。这标志着ASML在过去关注度相对较低的后段封装光刻领域，经过长期深耕研发取得了实质性突破，进一步完善了自身的技术布局。值得注意的是，XT:260 的应用场景极为广泛，不仅适用于中介层的光刻加工，还可覆盖三维集成电路（3DIC），包括台积电命名为系统集成芯片（SoIC）的相关技术领域，同时在光电整合的共封装光学（CPO）技术量产阶段也具备广阔的应用前景。这些应用方向与ASML提出的 “全方位光刻” 理念高度契合，预示着未来的光刻技术将不再是单一环节的设备支撑，而是朝着系统性、全流程的整合解决方案方向发展。
当前，全球半导体行业对先进封装技术的需求日益迫切，XT:260 的问世恰逢其时。作为光刻设备领域的领军企业，ASML此次推出的新型设备，不仅将助力自身巩固市场领先地位，更将为全球芯片设计企业突破技术瓶颈提供关键支撑，加速人工智能、高性能计算等新兴领域的技术落地与产业升级。业界普遍认为，随着 XT:260 等先进设备的逐步落地，半导体异质整合与先进封装的发展进程将显著加快，为全球半导体产业开辟新的增长空间。
*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。
道正网配资提示：文章来自网络，不代表本站观点。
